如果不使用任何同步機(jī)制（例如 mutex 或 atomic），在多線程中讀寫同一個(gè)變量，那么，程序的結(jié)果是難以預(yù)料的。簡單來說，編譯器以及 CPU 的一些行為，會(huì)影響到程序的執(zhí)行結(jié)果：

• 即使是簡單的語句，C++ 也不保證是原子操作。
• CPU 可能會(huì)調(diào)整指令的執(zhí)行順序。
• 在 CPU cache 的影響下，一個(gè) CPU 執(zhí)行了某個(gè)指令，不會(huì)立即被其它 CPU 看見。

利用 C++ 的 atomic<T> 能完成對(duì)象的原子的讀、寫以及RMW（read-modify-write），而參數(shù) std::memory_order 規(guī)定了如何圍繞原子對(duì)象的操作進(jìn)行排序。memory order 內(nèi)存操作順序其實(shí)是 內(nèi)存一致性模型 (Memory Consistency Model)，解決處理器的 write 操作什么時(shí)候能夠影響到其他處理器，或者說解決其他處理處理器什么時(shí)候能夠觀測到當(dāng)且 寫CPU/寫線程 寫入內(nèi)存的值，有了 memory odering，我們就能知道其他處理器是怎么觀測到 store 指令的影響的。

一致模型有很多種，在 Wikipedia 里面搜索 Consistency model 即可看到，目前 C++ 所用到有 Sequential Consistency 和 Relaxed Consistency 以及 Release consistency。

Memory Operation Ordering

我們所編寫的程序會(huì)定義一系列的 load 和 store 操作，也就是 Program ordering，這些 load 和 store 的操作應(yīng)用在內(nèi)存上就有了內(nèi)存操作序(memory operation ordering)，一共有四種內(nèi)存操作順序的限制，不同的內(nèi)存一致模型需要保持不同級(jí)別的操作限制，其中 W 代表寫，R 代表讀：

• W -> R：寫入內(nèi)存地址 X 的操作必須比在后面的程序定義序列的讀取地址 Y 之前提交 (commit), 以至于當(dāng)讀取內(nèi)存地址 Y 的時(shí)候，寫入地址 X 的影響已經(jīng)能夠在讀取Y時(shí)被觀測到。
• R -> R: 讀取內(nèi)存地址 X 的操作必須在后序序列中的讀取內(nèi)存地址 Y 的操作之前提交。
• R -> W：讀取內(nèi)存地址 X 的操作必須在后序序列中讀取內(nèi)存地址 Y 的操作之前提交。
• W -> W：寫入內(nèi)存地址 X 的操作必須在后續(xù)序列中寫入內(nèi)存地址 Y 的操作之前提交。

提交的意思可以理解為，后面的操作需要等前面的操作完全執(zhí)行完才能進(jìn)行下一個(gè)操作。

Sequential consistency

序列一致是 Leslie Lamport 提出來的，如果熟悉分布式共識(shí)算法 Paxos ，那么應(yīng)該不陌生這位大科學(xué)家，而序列一致的定義是：

• the result of any execution is the same as-if （任何一種執(zhí)行結(jié)果都是相同的就好像）
• the operations of all threads are executed in some sequential order （所有線程的操作都在某種次序下執(zhí)行）the operations of each thread appear in this sequence in the order specified by their program （在全局序列中的，各個(gè)線程內(nèi)的操作順序由程序指定的一致）

組合起來：全局序列中的操作序列要和線程所指定的操作順序要對(duì)應(yīng)，最終的結(jié)果是所有線程指定順序操作的排列，不能出現(xiàn)和程序指定順序組合不出來的結(jié)果。

怎么做會(huì)違反 sequcential consistency（SC）？也就是 SC 的反例是什么？

• 亂序執(zhí)行 （out-of-order)
• 內(nèi)存訪問重疊，寫A的過程中讀取A，寬于計(jì)算機(jī)word的，64位機(jī)器寫128位變量

更加形象的理解可以從內(nèi)存的角度來看：

所有的處理器都按照 program order 發(fā)射 load 和 store 的操作，而內(nèi)存一個(gè)地一個(gè)地從上面 4 個(gè)處理器中讀取指令，并且僅當(dāng)完成一個(gè)操作后才會(huì)去執(zhí)行下一個(gè)操作，類似于多個(gè) producer 一個(gè) consumer 的情況。

（Lamport 一句話，讓我為他理解了一下午）

SC 需要保持所有的內(nèi)存操作序（memory operation ordering），也是最嚴(yán)格的一種，并且 SC 是 c++ atomic<T> 默認(rèn)的以一種內(nèi)存模型，對(duì)應(yīng) std::memory_order_seq_cst，可以看到標(biāo)準(zhǔn)庫中的函數(shù)定義將其設(shè)置為了默認(rèn)值：

bool
    load(memory_order __m = memory_order_seq_cst) const noexcept
    { return _M_base.load(__m); }

Relaxed Consistency

松弛內(nèi)存序，對(duì)應(yīng)的 std::memory_order_relaxed，在 cppreference 上的說明是："不保證同步操作，不會(huì)將一定的順序強(qiáng)加到并發(fā)內(nèi)存訪問上，只保證原子性和修改順序一致性"，并且通常用于計(jì)數(shù)器，比如 shared_ptr 的引用計(jì)數(shù)。

松弛內(nèi)存序不再保證 W -> R，不相互依賴的讀寫操作可以在 write 之前或者在同一時(shí)間段并行處理。（讀內(nèi)存并不是想象中的那么簡單，有內(nèi)存尋址過程，將內(nèi)存數(shù)據(jù)映射到 cache block，發(fā)送不合法位用于緩存替換）

好處是什么？性能，執(zhí)行命令的寫操作的延遲都被抹去了，cpu 能夠更快的執(zhí)行完一段帶有讀寫的指令序列。

具體實(shí)現(xiàn)是通過在 cpu 和 cache 之間加入一個(gè) write buffer，如下圖：

處理器 Write 命令將會(huì)發(fā)送到 Write Buffer，而 Read 命令就直接能訪問 cache，這樣可以省去寫操作的延遲。Write Buffer 還有一個(gè)細(xì)節(jié)問題，放開 W -> R 的限制是當(dāng) Write 和 Read 操作內(nèi)存地址不是同一個(gè)的時(shí)候，R/W 才能同時(shí)進(jìn)行甚至 R 能提前到 W 之前，但如果 Write Buffer 中有一個(gè) Read 所依賴的內(nèi)存地址就存在問題，Read 需要等在 Write buffer 中的 Write 執(zhí)行完成才能繼續(xù)嗎？只需要 Read 能直接訪問這個(gè) Write Buffer，如下（注：這里的Load通常和Read等意，Store和Write等意）：

Release Consistency

在這種一致性下，所有的 memory operation ordering 都將不再維護(hù)，是最激進(jìn)的一種內(nèi)存一致模型，進(jìn)入臨界區(qū)叫做 Acquire ，離開臨界區(qū)叫做 Release。所有的 memory operation ordering 都將不再維護(hù)，處理器支持特殊的同步操作，所有的內(nèi)存訪問指令必須在 fence 指令發(fā)送之前完成，在 fench 命令完成之前，其他所有的命令都不能開始執(zhí)行。

Intel x86/x64 芯片在硬件層面提供了 total store ordering 的能力，如果軟件要求更高級(jí)別的一致性模型，處理器提供了三種指令：

• mm_lfence：load fence，等待所有 load 完成
• mm_sfence：store fence，等待所有 store 完成
• mm_mfence：完全讀寫屏障

而在 ARM 架構(gòu)上，提供的是一種非常松弛（very relaxed）內(nèi)存一致模型。

PS. 曾經(jīng)有個(gè)公司做出了支持 Sequential Consistency 的硬件，但是最終還是敗給了市場。

Acquire/Release

Acquire/release 對(duì)應(yīng) std::memory_order_acquire 和 std::memory_order_acquire，它們的語義解釋如下：

• Acquire：如果一個(gè)操作 X 帶有 acquire 語義，那么在操作 X 后的所有 load/store 指令都不會(huì)被重排序到操作 X 之前，其他處理器會(huì)在看到操作X后序操作的影響之前看到操作 X 的影響，也就是必須先看到 X 的影響，再是后續(xù)操作的影響。
• Relase：如果一個(gè)操作 X 帶有 release 語義，那么在操作 X 之前的所有 load/store 指令操作都不會(huì)被重排序到操作 X 之后，其他處理器會(huì)先看到操作 X 之前的操作。

Acquire/Release 常用在互斥鎖(mutex lock)和自旋鎖(spin lock)，獲得一個(gè)鎖和釋放一個(gè)鎖需要分別使用 Acquire 和 Release 語義防止指令操作被重排出臨界區(qū)，從而造成數(shù)據(jù)競爭。

Acquire/Consume

Acquire/Consume 對(duì)應(yīng) std::memory_order_acquire 和 std::memory_order_consume，兩種內(nèi)存模型的組合僅有 consume 不同于 release，不同點(diǎn)在于，假設(shè)原子操作 X， Release 會(huì)防止 X 之前的所有指令不會(huì)被重排到 X 之后，而 Consume 只能保證依賴的變量不會(huì)被重排到 X 之后，引入了依賴關(guān)系。

但是在 cppreference 上面寫著，“釋放消費(fèi)順序的規(guī)范正在修訂中，而且暫時(shí)不鼓勵(lì)使用memory_order_consume。”，所以暫時(shí)不對(duì)其做深入的研究。

Volatile

volatile 關(guān)鍵詞通常會(huì)被拿出來說，因?yàn)橥ǔ?huì)在并發(fā)編程中被錯(cuò)誤使用：

volatile 的翻譯是“不穩(wěn)定的，易發(fā)生變化的”，編譯器會(huì)始終讀取 volatile 修飾的變量，不會(huì)將變量的值優(yōu)化掉，但是這不是用在線程同步的工具，而是一種錯(cuò)誤行為，cppreference上面寫道：“volatile 訪問不建立線程間同步，volatile 訪問不是原子的，且不排序內(nèi)存，非 volatile 內(nèi)存訪問可以自由地重排到 volatile 訪問前后。”（Visual Studio 是個(gè)例外）。

volatile 變量的作用是用在非常規(guī)內(nèi)存上的內(nèi)存操作，常規(guī)內(nèi)存在處理器不去操作的時(shí)候是不會(huì)發(fā)生變化的，但是像非常規(guī)內(nèi)存如內(nèi)存映射I/O的內(nèi)存，實(shí)際上是在和外圍設(shè)備做串口通信，所以不能省去。（《modern effective c++》）

到此這篇關(guān)于C++ atomic 和 memory ordering的文章就介紹到這了,更多相關(guān)C++ atomic 和 memory ordering內(nèi)容請(qǐng)搜索腳本之家以前的文章或繼續(xù)瀏覽下面的相關(guān)文章希望大家以后多多支持腳本之家！

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