Xilinx Vivado Design Suite 2018.1是賽靈思公司生產(chǎn)的一款軟件套件，用于綜合和分析HDL設(shè)計(jì)，取代賽靈思ISE，并具有片上系統(tǒng)開發(fā)和高級綜合的附加特性。Vivado代表了對整個設(shè)計(jì)流程（與ISE相比）的徹底改寫和重新思考，并且被評論家描述為“精心構(gòu)思，緊密集成，快速，可擴(kuò)展，可維護(hù)和直觀”。本次小編帶來的是賽靈思推出Vivado設(shè)計(jì)套件2018.1 HLx版本。此發(fā)行版包含許多改進(jìn)功能，可提高UltraScale +設(shè)備的結(jié)果質(zhì)量并縮短運(yùn)行時間。Vivado 2018.1還具有其他易用性改進(jìn)功能，以確保您可以提高整體效率并更快地將產(chǎn)品推向市場。新的HLx版本為設(shè)計(jì)團(tuán)隊(duì)提供了利用基于C的設(shè)計(jì)和優(yōu)化重用，IP子系統(tǒng)重用，集成自動化和加速設(shè)計(jì)關(guān)閉所需的工具和方法。結(jié)合UltraFast高級生產(chǎn)力設(shè)計(jì)方法指南，這種獨(dú)特的組合可以使設(shè)計(jì)人員在高度抽象的同時促進(jìn)設(shè)計(jì)重用，從而提高生產(chǎn)力。

功能介紹

Vivado設(shè)計(jì)套件是賽靈思公司生產(chǎn)的一款軟件套件，用于綜合和分析HDL設(shè)計(jì)，取代賽靈思ISE，并具有片上系統(tǒng)開發(fā)和高級綜合的附加特性。與依靠ModelSim進(jìn)行仿真的ISE不同，Vivado系統(tǒng)版本包含一個內(nèi)置的邏輯仿真器。Vivado還引入了高級綜合，并帶有一個將C代碼轉(zhuǎn)換為可編程邏輯的工具鏈。Vivado被描述為“最先進(jìn)的全面EDA工具，在數(shù)據(jù)模型，集成，算法和性能方面擁有所有最新的花樣和哨子”。Vivado設(shè)計(jì)套件HLx版本包含部分重配置，Vivado HL設(shè)計(jì)版和HL系統(tǒng)版無需額外費(fèi)用。保修期內(nèi)的用戶可以重新生成許可證以訪問此功能。部分重新配置適用于Vivado WebPACK版本，價格低廉。

Vivado工具

用于DSP的系統(tǒng)生成器

•更新FFT / IFFT模塊以使用新的FFT / IFFT LogiCORE IP v9.1

模型編寫器

•查看，分析和比較定點(diǎn)信號：利用Simulink的數(shù)據(jù)記錄

和可視化功能，如信號記錄，模擬數(shù)據(jù)檢測器，范圍，

顯示，到工作區(qū)塊和端口值顯示記錄，可視化和比較

設(shè)計(jì)中的任意精度HLS定點(diǎn)數(shù)據(jù)類型。

•新的計(jì)算機(jī)視覺模塊：添加了5個額外的reVISION xfOpenCV功能

計(jì)算機(jī)視覺庫 - 密集非金字塔LK光流，直方圖

均化，侵蝕，膨脹，大津閾值。

•新的示例設(shè)計(jì)：Lucas-Kanade（LK）用于運(yùn)動檢測的密集光流，

展示了使用Model Composer庫以及自定義C / C ++中的塊

代碼導(dǎo)入功能，用于構(gòu)建可綜合設(shè)計(jì)。

•整數(shù)溢出檢測：啟用對整數(shù)的飽和度和換行檢測

用于求和，減去，乘積，增益和數(shù)據(jù)類型的轉(zhuǎn)換塊

使用Simulink的數(shù)據(jù)有效性診斷進(jìn)行設(shè)計(jì)。

•C / C ++代碼導(dǎo)入中的參數(shù)化：創(chuàng)建自定義模型編輯器塊，

通過C / C ++代碼導(dǎo)入功能，支持標(biāo)量，矢量和矩陣

參數(shù)可以靈活而快速地探索參數(shù)空間

模擬。

•C / C ++代碼導(dǎo)入中的功能模板支持：創(chuàng)建自定義模型編輯器

通過使用函數(shù)來支持多種數(shù)據(jù)類型的模擬

源代碼中的模板，可以快速探索數(shù)據(jù)類型，包括

定點(diǎn)設(shè)計(jì)。

•三角函數(shù)塊的增強(qiáng)：支持的擴(kuò)展數(shù)據(jù)類型

三角函數(shù)塊：atan，atan2，cos，cosh，sin，sinh，tan。

•有關(guān)上述功能的更多詳細(xì)信息，請參閱Model Composer用戶指南

（UG1262）[參考資料21]和各個塊文件。

Vivado HLS

在2017.4之前，設(shè)計(jì)者通過使用例如FIFO深度來請求FIFO深度。深度= N參數(shù)

#pragma HLS流或config_dataflow的-fifo_depth參數(shù)

自動遞增到RTL生成步驟中的N + 1。這導(dǎo)致了不匹配

在用戶請求之間，由GUI顯示的深度（與之相同）

被用戶請求）以及RTL中的實(shí)際深度。隨著2018.1這個增量

深度不再發(fā)生。這意味著一些設(shè)計(jì)現(xiàn)在可能會陷入僵局

設(shè)計(jì)師為了得到N + 1的深度而在N上指定了深度。這些設(shè)計(jì)必須

現(xiàn)在可以通過修改Tcl命令或用于指定的編譯指示來改變

先進(jìn)先出深度，以便現(xiàn)在要求的深度為N + 1。

集成設(shè)計(jì)環(huán)境

•簡化和有組織的菜單將改善您的Vivado體驗(yàn)。小類

被添加到文件菜單中以縮短菜單。新的“報(bào)告”菜單分類

并在一個菜單下整合所有Vivado報(bào)告。

•使用Tcl設(shè)置和配置自定義命令工具欄。包含這些Tcl命令

在你的Tcl App中安裝和卸載特效，并用一個單獨(dú)執(zhí)行你的Tcl App

按鈕點(diǎn)擊。

功耗分析和Xilinx功耗估算器（XPE）

•為Zynq UltraScale + RFSoC設(shè)備分析電源，為其提供新的直觀界面

RFADC-DAC和SD-FEC內(nèi)核。

•分析Virtex UltraScale + HBM器件的功耗。 XPE提供單獨(dú)的總功率

用于FPGA和HBM器件部分。

Vivado IP集成器

•端口和框圖元素現(xiàn)在可以固定在畫布上以防止它們

在電路圖重新繪制期間移動?，F(xiàn)在用戶圖可以準(zhǔn)確表示

數(shù)據(jù)流通過設(shè)計(jì)。

•選擇性地升級BD畫布上的IP。選擇升級哪個IP以及何時執(zhí)行

它取決于你的設(shè)計(jì)時間表。

•增強(qiáng)的查找對話框讓您可以在塊設(shè)計(jì)上執(zhí)行詳細(xì)的搜索。使用

基本搜索或高級正則表達(dá)式來幫助遍歷設(shè)計(jì)。

•IP Packager現(xiàn)在可以存檔用于創(chuàng)建打包IP的所有源

安裝激活教程

1.本站下載解壓，加載或者加壓Xilinx Vivado Design Suite 2018.1iso包，運(yùn)行里面的xsetup.exe安裝

2.點(diǎn)next繼續(xù)

3.點(diǎn)接受協(xié)議，繼續(xù)下一步，記得有3個要接受

4.選擇安裝選項(xiàng)，點(diǎn)next

5.繼續(xù)點(diǎn)next

6.選擇安裝目錄，點(diǎn)next

7.創(chuàng)建安裝目錄，開始點(diǎn)install安裝

8.耐心等待

9.完成安裝

10.安裝完成后，導(dǎo)入補(bǔ)丁即可完美激活

新功能介紹

Vivado®2018.1引入了新的Zynq®UltraScale +™RFSoC和Virtex®UltraScale +™

HBM設(shè)備。 此版本包含許多改進(jìn)結(jié)果質(zhì)量的進(jìn)步

并縮短UltraScale +設(shè)備的運(yùn)行時間。 Vivado 2018.1還具有更多易用性

改進(jìn)以確保您可以提高整體效率并讓您的產(chǎn)品獲得

市場更快。

以下設(shè)備和功能也在此版本中更新。

設(shè)備支持

Vivado的這個發(fā)行版引入了Zynq UltraScale + RFSoC和Virtex UltraScale + HBM

設(shè)備。 XASpartan®-7系列還支持其他器件。

本版本中引入的新設(shè)備：

•Virtex UltraScale + HBM：

°XCVU37P ES1

°XCVU33P ES1

°XCVU35P ES1

°XCVU31P ES1

•Zynq UltraScale + RFSoC：

°XCZU21DR

°XCZU25DR

°XCZU27DR

°XCZU28DR

°XCZU29DR

•XA Spartan-7：

°XA7S6

- Zynq UltraScale + RFSoC和Virtex UltraScale + HBM器件

- 通過簡化IP流量和IP集成器的使用改進(jìn)提高生產(chǎn)力

- 為部分重配置提供新的幫助器IP和器件支持

- Model Composer中的新功能和新功能

- 改進(jìn)的UltraScale +實(shí)現(xiàn)：Fmax提高5.5％，編譯時間縮短1.6倍

- 此版本中引入的生產(chǎn)設(shè)備

。Zynq UltraScale + MPSoC：XCZU11EG（-3），XCZU15EG（-3），XCZU17EG（-3），XCZU19EG（-3）

。Kintex UltraScale +：XCKU3P（-3），XCKU5P（-3），XCKU11P（-3），XCKU13P（-3），XCKU15P（-3）

。Virtex UltraScale +：XCVU3P（-3），XCVU5P（-3），XCVU7P（-3），XCVU9P（-3）

。Artix-7和Spartan-7：XC7A25T（-2LE（0.9V）），XC7A12T（-2LE（0.9V）），XC7S100（-1，-2），XC7S75（-1，-2），XC7S25 ），XA7S25（-1I，-2I，-1Q），XA7A25T（-1I，-2I，-1Q），XA7A12T（-1I，-2I，-1Q）

- 新的斯巴達(dá)-7裝置：XC7S6，XC7S15，XA7S6和XA7S15

- WebPACK中啟用的新設(shè)備

。Artix-7：XC7A12T，XC7A25T

。XA Artix-7：XA7A12T，XA7A25T

。XA Spartan-7：XA7S25