HDL Designer Series(HDS) 2021破解版是一個強大的基于 HDL 的環(huán)境，全球各個工程師和工程團隊使用它來分析、創(chuàng)建和管理復雜的 FPGA 和 ASIC 設計。HDL Designer Series(HDS) 不僅是功能強大的交互式 HDL 可視化和創(chuàng)建工具，提供從頭開始進行設計創(chuàng)建所需要的一切，輕松創(chuàng)建、分析以及管理您的設計，將復雜的設計簡化并提高工作效率！您將擁有一整套完整的高級設計工具和編輯器，從而能夠獲得更好的方法以及更快的速度來進行大型設計的創(chuàng)建！與傳統(tǒng)的方法不同，您可以更快的進行代碼的分析、評估和重用，提供代碼的完整性分析、連接完整性分析、HDL 代碼質量評估和設計可視化，在整個設計過程中，您都可以很好的掌控其細節(jié)和過程，提高生產力的同時實現(xiàn)可重復和可預測的設計過程。

Mentor Graphics HDL Designer 系列優(yōu)勢概述

HDL Designer 協(xié)助工程師分析、評估和可視化復雜的 RTL 設計，提供代碼完整性分析、連接完整性分析、HDL 代碼質量評估和設計可視化。

與代碼分析密切相關的是代碼創(chuàng)建。 HDL Designer 為工程師提供了一套高級設計編輯器以促進開發(fā)：基于接口的設計電子表格編輯器 (IBD) 和框圖、狀態(tài)機、真值表、流程圖和算法狀態(tài)機編輯器。 HDL Designer 包括一個與 EMACS/vi 兼容、支持 HDL 的文本編輯器，以補充這些編輯器。

與設計分析和創(chuàng)作相結合，設計管理是設計師的第三項重要工作。除了管理設計數(shù)據(jù)，團隊還必須在整個設計流程中管理項目。

HDL Designer 通過為設計人員提供與流程、數(shù)據(jù)和版本管理解決方案中的其他設計工具的接口來解決設計管理問題。 HDL Designer 可通過 HTML、OLE、打印和圖形導出實現(xiàn)簡單的設計和完整的項目文檔。

Mentor Graphics HDL Designer 系列功能概述

以 VHDL、Verilog 和 SystemVerilog 管理復雜的 ASIC 或 FPGA 設計

加速 RTL 重用

廣泛的設計檢查規(guī)則和規(guī)則集

交互式 HDL 可視化和創(chuàng)建工具

自動文檔功能和報告

智能調試分析

并行設計輸入和檢查

快速評估重用代碼質量并增加設計理解

使用文本、表格和圖形高效地創(chuàng)建 RTL 設計

交互式管理設計流程和所有項目數(shù)據(jù)

快速生成文檔

加速 IP 存儲庫填充

管理和理解代碼關系

提高語言能力和結果

總結和量化代碼特征

自動化和簡化數(shù)據(jù)管理

設計、測量和記錄實際代碼重用

技術細節(jié)和系統(tǒng)要求

支持的操作系統(tǒng)：Windows 11 / Windows 10 / Windows 8.1 / Windows 7

處理器：多核 Intel 系列或更高版本，Xeon 或 AMD 同等產品

內存：4GB（推薦 8GB 或更多）

可用硬盤空間：推薦 4GB 或更多

功能特色

1、管理操作由設計管理器提供，包括一個項目管理器、多個設計瀏覽器、版本管理界面以及模板和任務管理器。

2、項目管理器允許您管理指定設計數(shù)據(jù)位置的庫映射。可以創(chuàng)建或修改項目并將其存儲為個人用戶或共享團隊資源。

3、您可以打開多個設計瀏覽器以將您的設計數(shù)據(jù)顯示為設計單元、HDL文件或邏輯設計對象?？梢栽趩为毜膶哟谓Y構瀏覽器中探索任何設計對象下的完整設計層次結構。額外的瀏覽器可用于探索與源（側數(shù)據(jù)）和下游工具所需或產生的數(shù)據(jù)相關的額外信息，例如模擬或綜合（下游數(shù)據(jù)）。提供了一系列通用版本管理工具的接口，包括：Subversion®、IBM Rational ClearCase®和CVS。CVS包含在發(fā)行版中，當其他系統(tǒng)在您的文件系統(tǒng)上可用時，可以選擇它們。

4、任務管理器支持下游工具和設計流程的可定制接口。

5、提供默認任務以支持從圖形源視圖以及使用一系列行業(yè)標準工具進行編譯、仿真和綜合的HDL生成。使用Tcl定義任務以運行外部程序或Tcl腳本。可以將單個任務添加到流中以創(chuàng)建完整的操作序列。支持以下模擬器：ModelSim®、Questa®、Cadence®Incisive®和Synopsys®VCS®/VCSi。還為以下綜合工具提供了默認任務：Precision®Synthesis、LeonardoSpectrum™、Synopsys®Design Compiler®和Synplify®/Synplify-Pro。為以下FPGA供應商工具提供了直接集成：Xilinx®ISE®、Altera®Quartus®和Microsemi®Libero®。仿真分析器接口提供錯誤交叉引用和動畫工具以協(xié)助設計調試操作。為ModelSim和QuestaSim提供完整的調試支持。

6、模板管理器為HDL文本視圖提供默認模板，可以對其進行編輯以支持您的本地設計標準，包括每個視圖類型的多個替代模板。

7、設計經(jīng)理支持由每個單獨用戶維護的任務和模板，以及由團隊管理員維護的共享團隊資源。

8、設計管理器包括一個集成的DesignPad設計感知、語言敏感文本編輯器，用于創(chuàng)建和維護HDL文本設計文件?；蛘?，可以使用一系列外部文本編輯器來編輯和/或查看文本文件。

9、也可以使用圖形和表格編輯器進行設計輸入?？梢允褂帽砀馡O或圖形符號編輯器來描述組件接口?？梢允褂脠D形框圖編輯器或使用基于接口的設計(IBD)視圖以表格/電子表格格式維護分層設計中設計單元之間的互連。葉級視圖可以使用HDL文本視圖指定，也可以使用狀態(tài)圖、算法狀態(tài)機、流程圖和真值表編輯器以圖形方式指定。

10、HDL2Graphics™功能可以導入任何完整或部分基于文本的HDL設計，并將文本描述轉換為完全可編輯的圖形或表格視圖的層次結構。

11、與設計輸入類似，轉換后的設計結構可以表示為圖形框圖或表格IBD視圖。葉級視圖可以表示為狀態(tài)圖、流程圖或HDL文本視圖。生成的描述可以打印或導出為HTML網(wǎng)頁以用于設計文檔。在Windows上，可以使用對象鏈接和嵌入(OLE)功能將任何文本或圖形視圖直接包含在文檔工具中。

12、現(xiàn)有的HDL設計可以導入到HDL Designer系列數(shù)據(jù)模型中，同時保持文件結構和設計數(shù)據(jù)的完整性。導入的代碼可以可視化為圖形框圖、表格IBD視圖、狀態(tài)圖或流程圖，以幫助理解和記錄?？梢詫θ魏慰梢暬M行非邏輯更改。

13、版本管理可用于您導入的HDL文本和渲染的圖形視圖，并且設計瀏覽器可用于遍歷設計單元之間的關系。

14、ModuleWare庫提供了一系列標準組件，可以在圖形或HDL文本設計中實例化（使用DesignPad編輯器時）。HDL Designer包括DesignChecker，這是一個功能齊全的靜態(tài)設計檢查和分析工具，使每個工程師都能找到并糾正在仿真和綜合之前的設計過程早期的編碼違規(guī)?？膳渲玫幕疽?guī)則允許項目經(jīng)理創(chuàng)建所需的檢查，這些檢查補充了所提供的規(guī)則集，包括RTL綜合規(guī)則、SystemVerilog和OVM/UVM驗證規(guī)則、復雜的設計范圍規(guī)則以及可讀性和一致性的樣式規(guī)則。策略和規(guī)則集可以在多個團隊之間共享，具有全面的排除機制，允許在需要時放棄規(guī)則。整個設計過程中的自動化設計檢查以及交互式違規(guī)分析和報告生成可幫助設計團隊遵守安全標準和合規(guī)性要求。

15、HDL Designer通過其寄存器助手技術提供寄存器管理功能。注冊助手允許您在一個中心位置更改注冊規(guī)范并自動生成/更新許多派生輸出。寄存器和存儲器描述可以從多種來源（包括IP-XACT、XML和電子表格(CSV)格式）導入到一個內聚的、可擴展的數(shù)據(jù)模型中，該模型描述了塊、子塊、映射、寄存器、字段和存儲器的層次結構?？啥ㄖ频腄RC檢查確保數(shù)據(jù)的一致性，完整的API允許添加定制的輸入轉換器和輸出生成器。輸出包括用于驗證的OVM和UVM寄存器包、可合成的VHDL和Verilog RTL代碼、用于驅動程序開發(fā)的C頭文件以及用于通信和記錄保存的HTML超鏈接文檔。

16、包含的SystemVerilog-VHDL助手工具提供了可定制的模板代碼生成器，極大地促進了復雜UVM/OVM測試平臺基礎設施的正確構建創(chuàng)建。文本編輯提供拖放實例化、自動完成和自動連接功能以及強大的導航功能。代碼結構可以表示為互連的UVM/OVM組件，類關系可以可視化為類圖。無論在瀏覽器、文本或圖表中如何表示，該工具都能理解給定的對象。幾個內置瀏覽器提供了設計的不同觀點，并能夠在它們之間進行交叉引用。構建管理器自動創(chuàng)建和執(zhí)行Makefile，以增量方式執(zhí)行編譯、分析和模擬步驟。除了Verilog RTL設計編輯支持之外，SystemVerilog-VHDL Assistant還提供了用于創(chuàng)建基于文本的VHDL RTL設計的高級編輯功能。

新增功能

1、HDL Designer

- Subversion 回滾支持

- Xilinx Vivado 2020.2 支持

- Intel Quartus Prime 20.1 標準版支持

2、SystemVerilog -VHDL Assistant

- 一般性能和穩(wěn)定性改進

- Xilinx Vivado 2020.2 支持

3、Register Assistant

- IP-XACT 寄存器定義中的多地址塊支持

4、外部工具支持

HDL Designer Series 工具接口已經(jīng)過某些外部工具版本的測試。某些工具可能并非在所有平臺上都可用。

5、停止

使用的工具不再支持以下版本管理界面：

- ClioSoft SOS

- GNU 修訂控制系統(tǒng) (RCS)

- Microsoft 或 Mainsoft Visual SourceSafe (VSS)

6、Java 運行時環(huán)境

SystemVerilog-VHDL 助手和注冊助手在 OpenJDK JRE 8u252 上運行。