回望2017年，AMD的CPU業(yè)務(wù)來到了關(guān)鍵節(jié)點，所有的希望都押注在了全新的Zen架構(gòu)上。賭贏了，迎來了希望的曙光。賭輸了，英特爾一家獨大。幸好，一切都如AMD所預(yù)料的一般，全新的Zen架構(gòu)銳龍?zhí)幚砥髋c當(dāng)時的酷睿處理器站在了同一水平線上。

從第一代Zen架構(gòu)問世，到如今的Zen5架構(gòu)發(fā)布，AMD用了7年的時間。其中有大刀闊斧的CCD改良，也有細(xì)致入微的微架構(gòu)優(yōu)化，每一步都走的很穩(wěn)也很謹(jǐn)慎。如果你細(xì)看Zen架構(gòu)每一代的升級，就會發(fā)現(xiàn)Zen 2的IPC提升了15%、Zen 3提升了19%、Zen 4提升了13%、Zen 5提升了16%。每一代的IPC提升都是穩(wěn)步增長，除了Zen3因為CCD的大改良，實現(xiàn)19%的IPC提升，其他幾代都保持在15%上下。Zen5架構(gòu)實現(xiàn)的16% IPC提升幅度，在歷代IPC提升中也屬佼佼者，充分體現(xiàn)了Zen 5架構(gòu)的優(yōu)秀。

Zen5架構(gòu)概覽

Zen 5架構(gòu)的改良有幾個要素構(gòu)成，其中包括：1.全新的前端設(shè)計，更寬的執(zhí)行窗口和重新設(shè)計的指令提取、譯碼、分發(fā)單元2.全新的前端設(shè)計讓Zen5架構(gòu)可以在每個時鐘周期執(zhí)行更多指令3.因為每個時鐘周期可以執(zhí)行更多指令，所以微操緩存和寄存器帶寬也對應(yīng)增大4.Zen 5架構(gòu)有了完整的512-bit FPU執(zhí)行模塊，以提高運行AVX512/VNNI指令大語言模型的AI效率。

Zen 5架構(gòu)的設(shè)計目標(biāo)是奔著單線程和雙線程性能優(yōu)化而去的，我們將在Zen 5核心上看到顯著的單核性能提高。除此以外，Zen 5核心整體的加大加寬思路還為以后的計算架構(gòu)打下了基礎(chǔ)，AVX 512的完整支持則是為了提高數(shù)據(jù)吞吐量以及AI性能。

前端部分，Zen 5架構(gòu)主要優(yōu)化了分支預(yù)測和預(yù)取單元，并將譯碼管道升級為兩組4 inst/cycle并行操作，分發(fā)單元（Dispatch）和微操緩存（Op Cache）也對應(yīng)升級為8-wide和6-wide x 2，主要是為了增加每個時鐘周期，前端流水線可以同時處理的指令數(shù)。

Zen 5的流水線有一個很關(guān)鍵的數(shù)字是“8”，比如譯碼（Decode）和分發(fā)單元（Dispatch）都是8-wide/cycle，而現(xiàn)在Rename（重命名）和Retire（回退）寄存器同樣也是8-wide/cycle，這保持了流水線增寬的統(tǒng)一效率。增寬的流水線讓Zen5架構(gòu)可以設(shè)計更多執(zhí)行單元，Zen4時候是4個ALU和3個AGU，Zen5則增加至6個ALU和3個AGU，理論上能提高50%的運算吞吐量。

Zen5架構(gòu)在浮點單元部分采用了完整的512-bit FPU以及與其位寬匹配的流水線管道，之前的Zen 4架構(gòu)其實也支持AVX512指令集，但主要是通過2個256-bit FPU單元在兩個時鐘周期合并執(zhí)行，算力和效率和完整的512-bit都要差不少。AMD在Zen 5上花費大量核心面積來提升AVX 512的性能，主要是AI大語言模型能夠使用AVX512/VNNI指令，為AI路線強(qiáng)化產(chǎn)品競爭力。

存取單元應(yīng)該算每代必增大的一環(huán)，Zen5從Zen4的8路32KB L1 D-Cache提高到12路48KB D-Cache，指令操作數(shù)也從每周期3 load/2 store提高到4 load/2 store，更大的存取隊列和更大的D-TLB頁目數(shù)一定程度上降低了緩存Miss的概率。

Zen 5架構(gòu)的IPC性能相較Zen 4有了16%的平均增長，前端設(shè)計、執(zhí)行單元和緩存結(jié)構(gòu)組成了Zen 5架構(gòu)IPC性能增長的主要部分。

銳龍9000處理器規(guī)格

銳龍9000系列處理器首發(fā)型號還是四款，分別是銳龍9 9950X、銳龍9 9900X、銳龍7 9700X、銳龍5 9600X，核心規(guī)格與上代基本相同，不同的地方我們都用黃字標(biāo)了出來。

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